library verilog;
use verilog.vl_types.all;
entity clock_diviseur is
    generic(
        diviseur        : integer := 10
    );
    port(
        clock           : in     vl_logic;
        reset           : in     vl_logic;
        clk_seconde     : out    vl_logic;
        clk_minute      : out    vl_logic
    );
end clock_diviseur;